Configuration matériel : Référence de la CPU
Conf. Bits systèmes : Gestion mémentos système et cadence
Table de variables standard
Table d’E/S
Table de visualisation pour Test des ENTREES SORTIES
Arborescence du projet
Création du OB1_MAIN
Programmation du OB1_MAIN
Création du DB200_SEQ_BOUTEILLES_1
Création des DB séquences
Création du DB202_SEQ_BOUTEILLES_2
Création des DB séquences
Création du FC23_BITS_HORAIRES
Programmation du FC23_BITS_HORAIRES
Création du FC55_SURV_VER
Surveillance des vérins : Programmation du FC55_SURV_VERIN
Création du FC60_GESTION_MMA
Gestion Marche / Arrêt : Programme FC60_GESTION_MMA
Création du FC de séquence
Programmation SCL de divergence et convergence en ET
Programmation SCL de divergence DDE Synchro en ET
Programmation SCL de convergence RET Synchro en ET
3.1 Séquences des BOUTEILLES
Grafcet fonctionnel des deux séquences
FC200_SEQ_BOUTEILLES_1 en SCL
FC202_SEQ_CHARGEUR_1 en SCL
FC202_SEQ_BOUTEILLES_2 en SCL
3.2 Gestion des sorties TOR
Création du FC900_SORTIE_TOR
Gestion des sorties TOR
Appel dans l’OB1_Main
3.3 Synthese SCL
Arborescence finale
OB1_Main [OB1]
FC23_BITS_HORAIRES
FC55_SURV_VER
FC60_GESTION_MMA
FC200_SEQ_BOUTEILLES_1
FC202_SEQ_BOUTEILLES_2
FC900_SORTIE_TOR
